基于边沿延时翻转的绑定前硅通孔测试方法

1 引言

基于硅通孔的3D芯片利用TSV在垂直方向上将多个堆叠的晶片进行互连，支持更高的带宽、支持更低的片间通信功耗以及支持异构集成，被认为是下一代芯片设计的主流方向[1].由于当前制造工艺的不成熟，在芯片制造过程中TSV极易出现各种故障缺陷，其中最主要的是开路故障和短路故障[2].作为3D芯片层与层之间互连通信的关键元件，TSV的故障缺陷将直接影响到芯片的良率和性能.为了保证3D芯片的良率，TSV的故障检测显得尤为重要.

Franzon P提出了电容桥的测试方法，实现了短路故障和开路故障的测试[3].Chen等人提出一种基于敏感放大器的方法[4]，利用敏感放大器测量TSV的电容性故障.Natale G D提出一种基于放电延时评估的测试方法[5].Yu-Hsiang等人提出基于充电浮空等待采样(CAF-WAS)的TSV短路故障测试方法[6].Shi-Yu Huang在后期增加了泄漏测试集并引入PLL辅助测试电路[7].Li-Ren Huang等人提出基于环形振荡器的方法[8,9].Deutsch Sergej提出多电压测试和占空比测试[10]，一定程度上扩大了检测范围和精度，但该方法仍不能很好的对弱泄露故障进行测试.Rashid Rashidzadeh等人提出利用延时锁相环(Delay-Locked Loop)去测试TSV故障的方法[11,12].Daniel Arumí等人提出使用非平衡电路的状态检测TSV的故障[13,14].Chang[15]采用脉宽缩减技术对TSV测试进行相关研究，发现和反相器带来的脉宽缩减类似，固定宽度的脉冲经过TSV后也会发生变窄或展宽的现象，并且开路故障和短路故障对TSV脉冲宽度的影响恰好相反，但是开路故障带来脉冲宽度的变化和无故障时的变化是相差很小而难以测试.

为了解决上升时间和下降时间在一起会相互抵消导致难以测试的情形，本文将使用边沿延时翻转的思想(上升时间和下降时间分开测试)解决此类问题.分别把上升时间和下降时间转换成对应宽度的脉冲信号，然后再使用脉宽测量电路得到其宽度.TSV发生不同故障时，该时间间隔或者说异或门输出脉冲的宽度是不一样的，据此可以诊断TSV的故障.

2 TSV脉宽分析

脉冲经过TSV传播之后其宽度会发生变化，如图1所示，脉冲宽度的变化是由脉冲信号的上升沿和下降沿产生变化的差异引起的.对于短路故障，由于泄漏电阻RL的存在，对TSV的充电(由“0”到“1”的过程)变得更缓慢，相反TSV的放电(由“1”到“0”的过程)会变得更快.也就是说相对无故障的TSV，短路故障TSV会使上升沿从驱动反相器的输入端到接收反相器的输出端的时间增加Δtr，而下降沿的时间减少Δtf.如图2(a)所示为驱动反相器、短路故障TSV(RL=3kΩ)和接收反相器的仿真波形，可以看出上升沿时间增加和下降沿时间减少，二者共同作用的结果是脉冲宽度大大减小.

相比于短路故障，开路故障对脉冲宽度有不同的影响.TSV被开路电阻Ro分割成两部分，充电和放电的时间都会变得更短.这是因为TSV被分成两部分，只有靠近上部端口的部分才对其充放电起较大影响，另一部分所起作用有限.因此，开路故障时上升沿时间Δtr和下降沿时间Δtf都是减小的.当Δtr和Δtf同时减小时，最终脉冲宽度的变化就会相对微弱.研究发现当发生若开路故障(开路电阻较小)时，开路故障带来脉冲宽度的变化和无故障时的变化是相差很小甚至可以忽略不计的.图2(b)所示为开路电阻Ro为5kΩ时的仿真波形，上升时间Δtr=49ps，下降时间Δtf=37ps，最终脉冲信号宽度减少了Δtr-Δtf=12ps.可以发现其实上升时间和下降时间的变化都比脉宽的变化要更大，也就意味着单独上升时间和下降时间更容易测量出来.

为了解决上升时间和下降时间在一起会相互抵消导致难以测试的情形，文献[10]中提出使用在环形振荡器方法的基础上增加占空比测试的方法.而本文将使用边沿延时翻转的思想(上升时间和下降时间分开测试)解决此类问题.

3 本文的解决方案

为把上升时间和下降时间分开测量，本文设计了如图3所示的脉冲信号产生电路.利用该电路可分别把上升时间和下降时间转换成对应宽度的脉冲信号，然后再使用脉宽测量电路得到其宽度.例如，当上升沿信号Vin进入电路后，信号沿上下两条路径传播，上下路信号到达异或门输入端的时间会存在一定的时间间隔，异或门会将该时间间隔转换为对应宽度的正向脉冲信号.TSV发生不同故障时，该时间间隔或者说异或门输出脉冲的宽度是不一样的，据此可以诊断TSV的故障.下降沿的测试和上升沿是类似的，故不再详细描述.这样就可以实现上升沿和下降沿分离测试的目的.

本文提出的TSV故障测试方法主要是针对故障引起TSV固有延时变化的测量，如图4所示为本文方法的完整测试电路.测试电路由脉宽产生电路和脉宽测量电路两部分构成.

为了优化脉宽测量电路的资源利用率，在脉宽产生电路中使用了多TSV可选择的技术.通过在前后增加多路选择器对不同待测TSV进行分别选择测量，即当需要测量TSV1时选通TSV1所在路径上的多路选择器，是该路径连接成功到异或门输入端.信号S1……Sn(测试使能)控制前面的多路选择器对测试模式下的测试信号和正常工作模式下的功能信号进行选择，正常工作模式时，S1=S2=……=Sn=1，所有多路选择器都选择来自功能电路的信号连接到对应的TSV.当对TSV1进行测试时，S1=0，S2=……=Sn=1，而后面多路选择器的Select[n:0]控制TSV1连接到异或门的输入端.最终，异或门会输出相应的脉冲信号到后面的脉宽测量电路.

脉宽测量电路是在文献[15]中电路的基础上进行了改进，如图4所示.把原来的或门和与门换成了两个相同尺寸的与非门，这样可以更好的控制测试电路以及确保脉冲信号在经过这里时宽度不会发生任何变化.可循环的缩减单元链同样是由串联的缩减单元组成，每个缩减单元对脉冲的缩减量即是本文测试方法的测试分辨率.每一级缩减单元的输出都连接到一个D触发器的时钟端，D触发器的数据端初始全部设为“1”.改变了D触发器的复位方式，将后一级触发器的反向输出端连接至前一级的复位端.这样当信号传到后一级并触发其D触发器时，可以及时的复位前面的触发器，该设置可以使最终数据的读取更加简单易行.计数器仍是用来记录脉冲信号在缩减单元链中循环的次数，最终计数器的值和D触发器的值会被按照式(1)换算为数字码：

Digital-code=Nc*Ns+Nd

(1)

其中，Nc表示计数器的计数值；Ns表示缩减单元链的长度(即缩减单元链由多少级缩减单元组成)；Nd表示前面被触发为1的D触发器的级数.

经过进一步使用式(2)计算可以得到对应脉冲信号的具体宽度，offset是由于D触发器存在建立保持时间所带来的固有偏移量.

Delay=Digital-code*resolution+offset

(2)

4 实验结果与分析

为了验证所提脉宽缩减方法的可行性和可靠性，下面将通过实验结果进行详细的分析.使用HSPICE仿真工具在45nm工艺下进行实验，工艺模型使用45nm PTM(predictive technology model)CMOS工艺[16].实验电路中缩减单元链由25级缩减单元组成，分辨率为7ps.缩减单元中前一个反相器的PMOS尺寸为200nm/50nm，NMOS尺寸为50nm/50nm.后一个反相器PMOS尺寸为100nm/50nm，NMOS尺寸为50nm/50nm.TSV前面的驱动BUFF使用了Nangate 45nm开源标准单元库[17]中的BUF-X4类型，电路中其它单元均使用X1类型.参考电压VDD=1.1V,Ctsv=59fF.

4.1 开路故障测试

实验中设定所有开路故障的位置均位于TSV中间，即x=0.5h，h指TSV的高度.无故障TSV的标准电容为59fF.实验选取的开路电阻从0kΩ(无故障)到20kΩ(强开路故障，等价于全开路).

图5分别给出了不同开路电阻对应上升沿测试和下降沿测试的输出数字码.和之前的理论分析一致，随着开路电阻的增加，脉宽测量结果对应的数字码逐渐减小.从图中可以看到当开路电阻大于14kΩ时，上升沿测试和下降沿测试结果都不再变化，这意味着此时TSV已经等效发生了全开路故障.而当开路电阻小于0.4kΩ时，其带来的延时变化小于7ps已经不能测量，这表示此时开路故障非常小几乎可以忽略不计.

为了验证上述测量结果是否准确，使用式(1)将实验所得数字码转换成具体延时(仿真值).图6将仿真所得的延时大小和实际的延时大小进行了比较，结果如图所示.可以观察到仿真结果对应的曲线和实际的理论曲线十分吻合，统计结果表明实验结果和实际值的平均绝对误差为1.2%，最大误差也仅有3.1%.

4.2 短路故障测试

短路故障测试和上述开路故障使用同样的实验方法，实验选取的泄漏电阻从0kΩ(完全泄漏)到100kΩ(弱短路故障，近似为无故障).

图7为上升沿测试和下降沿测试的数字码结果.可以看出对于上升沿测试来说，随着泄漏电阻的增加其测量结果由58逐渐较小至21.这是和开路故障上升沿测量结果相反的，据此可以诊断出TSV是发生开路故障还是短路故障.而对于下降沿测试，随着泄漏电阻的增加测量结果由6逐渐增大到20.其实当泄漏电阻小于3kΩ时，TSV端点处的电压就会被始终下拉成低电平.而当泄漏电阻接近100kΩ后，泄漏电流已经非常小几乎不存在.

同样使用式(1)将实验所得数字码转换成具体延时(仿真值).图8仿真所得的延时大小和实际的延时大小进行了比较，结果如图所示.可以观察到仿真结果对应的曲线和实际的理论曲线十分吻合，统计结果表明实验结果和实际值的平均绝对误差为1.4%，最大误差也仅有3.3%.

4.3 多故障测试

现有的很多测试方法都没有考虑开路故障和短路故障同时存在的情形，实际上当两种故障同时出现时所带来的影响是十分复杂的.根据第2节的分析，开路故障和短路故障对下降沿的影响是类似的，而对上升沿的影响是相反的.这就将直接导致所有未将上升沿和下降沿分开测试的方法不能很好的测试两种故障同时存在的情形.因此对于多故障的测试，本文方法在把上升沿和下降沿测试分开后，上升沿测试的结果将不再可靠，但下降沿测试的结果却可以直接反映多故障的存在.

图9出了两种开路故障和短路故障同时存在的TSV电气模型.其中，模型1表示开路故障发生在短路故障的上方，相反模型2中开路故障位于短路故障的下方.使用这两个模型，对不同的开路故障和短路故障进行了测试.图10(a)是基于模型1的上升沿测试结果，对应的下降沿测试结果如图10(b)所示.同样基于模型2的测试结果分别见图11(a)和图11(b).所有的测试所得数字码均已换算为测量延时值.

由图10(a)和图11(a)可以看出，两种故障模型的上升沿测试结果都有出现和无故障TSV延时交叉的点，也就是说对于上升沿测试由于两种故障影响的相互消减可能导致无法和无故障的结果进行区分.而由图10(b)和图11(b)可以明显看出，对于下降沿测试其测量结果都是小于无故障值的.因此可以依据下降沿的测试结果诊断出两种故障同时存在的情况.

4.4 测试时间与面积比较

本文提出的测试电路和所有实验一样对面积开销的评估也将参考Nangate 45nm开源标准单元库[17]中给出的面积参数进行.测试电路总的面积开销统计如表1所示，列出了整个测试电路使用的全部标准单元及其个数.如结果可知，总的面积开销为242.858μm2.假设使用16个TSV共享一个脉宽测试电路，则每个TSV等效占用的面积开销仅为15.18μm2.

最终将现有的其他TSV测试方法和本文方法从电路类型、不同故障的测试范围、面积开销进行了全面的对比，结果如表2所示.为了公平的在不同测试方法间进行比较，使用了同样的评估方式去计算其他测试结构的面积开销.由表格中结果可以看出，在故障诊断能力上，本文方法和文献[10]中方法明显优于其他测试方案，尤其是对多故障的测试.而和文献[10]相比，本文方法的面积开销减少了25%；可测的故障范围也更大.

表1 面积开销

表2 比较TSV测试方法

5 结论

本文提出了新的基于脉宽缩减机制的绑定前TSV测试方法，目标是在芯片制造的早期发现有缺陷的裸片从而保证产品良率和降低制造成本.本文所提的测试方法可以实现开路故障、短路故障以及多故障的精确诊断.首次提出了上升沿测试和下降沿测试分离的方法，消除了上升沿和下降沿之间的相互影响提高了测试的准确性.同时解决了多故障测试的难题.最后，通过和现有的测试方法进行全面比较后得出本文测试方法在故障覆盖率、测量范围、面积开销几个方面拥有十分突出的优势.